3D-Integration

Das Fraunhofer IMS bietet mit dem Wafer-zu-Wafer- und Chip-zu-Wafer-Bonding zwei leistungsfähige und etablierte Prozess zur 3D-Integration von Sensoren an.

3D-Integration in der Mikroelektronik

Das Fraunhofer IMS bietet verschiedene Technologien zur 3D-Integration, um den Trend der Mikroelektronik - schneller, kompakter und leistungsstärker – auch weiter fortzusetzen.

8““-Wafer mit bestückten Detektor-Chips, hergestellt über Chip-zu-Wafer-Verfahren
© Fraunhofer IMS

3D-Integration von Detektor-Chips mit signalverarbeitenden Schaltungslogik mittels SLID-Bondverfahren

Waferbond aus Sensor und Schaltungswafer vor der Nachbearbeitung
© Fraunhofer IMS

Waferbond aus Sensor und Schaltungswafer vor der Nachbearbeitung

Forschung und Entwicklung im Bereich der Mikro- und Nano-Elektronik führten in den letzten Jahrzehnten zu immer kleineren Strukturgrößen und kontinuierlich wachsenden Integrationsdichten von Sensoren, Speichern und verarbeitenden Schaltungen. Durch die physikalische Limitierung stagniert jedoch das enorme technologische Wachstum hinsichtlich einer Waferebene. Die 3D-Integration von mikro-/nanoelektrischen Bauelementen ermöglicht eine vertikale Anordnung von verschiedenen Systemkomponenten und bietet einen Weg den Trend von kompakten und leistungsstarken Bauelementen fortzusetzen (»More than Moore«). Durch 3D-Integration erschließen sich einhergehend mit der dicht gepackten Bauform weitere Vorteile:

  • • Kostenreduktion
  • • kürzere Verbindungswege
  • • höhere Integrationsdichte

Durch Ausnutzung der dritten Dimension und der Möglichkeit einer heterogenen Integration, können Strukturen aus unterschiedlichen Prozesslinien miteinander vereint werden. Durch die 3D-Integration können z. B. optische Sensoren direkt mit der zugehörigen interpretierenden und signalverarbeitenden Schaltungslogik gefertigt werden. Da aktuelle Neuentwicklungen immer höhere Ansprüche an die Detektoren stellen, ist es vermehrt notwendig, die Detektoren direkt mit der signalverarbeitenden Schaltungslogik zu fertigen. Somit kann z. B. die interpretierende Schaltung in die dritte Dimension ausgelagert werden, um die optisch aktive Fläche und damit die Sensitivität zu erhöhen

Fraunhofer IMS unterstützt dabei verschiedene Technologien zur 3D-Integration auf 200 mm-Wafern.

µVia-Strukturen zur Vorderseiten-Silizium-Durchkontaktierung im Wafer-zu-Wafer-Bondprozess
© Fraunhofer IMS

µVia-Strukturen zur Vorderseiten-Silizium-Durchkontaktierung im Wafer-zu-Wafer-Bondprozess

Wafer-zu-Wafer-Bonding (W2W)

Das Fraunhofer IMS verfügt über ein direktes Oxid-zu-Oxide-Bondverfahren zur 3D-Integration, welches bei CMOS-kompatiblen Temperaturen unter 400 °C erfolgt. Das direkte Waferbonden basiert auf der Ausbildung von kovalente Siloxan(Si-O-Si)-Verbindungen. Hierzu werden die Waferoberflächen im Sauerstoffplasma aktiviert um unter einer H2O-Atmosphäre Silanol (Si-OH)-Gruppen zu erzeugen. Die Wafer werden zueinander ausgerichtet und kontaktiert, so dass sich im Bereich des Bondinterface Wasserstoffbrückenbindungen bilden. Abschließend wird das Waferpaar auf über 250 °C erhitzt und durch die Abdiffusion von Wasser bilden sich starke kovalente Siloxan-Verbindungen. Zur Herstellung eines qualitativ hochwertigen Bonds müssen folgende Oberflächeneigenschaften beachtet werden:

  • • Topologie
  • • Mikrorauigkeit
  • • Biegung
  • • Partikelkontamination

Durch langjährige Erfahrungen am Fraunhofer IMS in CMOS- und MEMS-Prozessen sowie in der Aufbau- und Verbindungstechnik, konnten optimierte Stresskompensations- und chemisch mechanische Planarisierungsverfahren (CMP) sowie angepasste Layout-Designs entwickelt werden. Mit den Prozessoptimierungen können eine Scherfestigkeit von über 4 kg/mm2 und eine Präzisionsgenauigkeit des Waferbonds von unter 7 µm erreicht werden. Die Vorderseiten-Silizium-Durchkontaktierung (TSV: Through Silicon Vias) geschieht über µVias, welche mit einem ALD (Atomic Layer Deposition, Atomlagenabscheidung)-optimierten Materialstapel gefüllt werden. Durch verschiedene µVia-Varianten kann der Prozess an individuelle Kundendesign-Vorgaben angepasst werden.

 

SLID-Kontaktierung mittels Cu/Sn-Mikrobumps im Chip-zu-Wafer-Prozess
© Fraunhofer IMS

Cu/Sn-Mikrobumps zur Kontaktierung mittels SLID-Verfahren

Chip-zu-Wafer-Bonding (C2W)

Das Chip-zu-Wafer-Bonding basiert am Fraunhofer IMS auf dem Solid-Liquid-Interdiffusion-Verfahren (SLID), bei dem die Herstellung einer intermetallischen Phase in einem Zweimetallsystem verwendet wird, um hochtemperaturbeständige Kontakte bei niedriger Prozesstemperatur zu erzeugen. Hierzu wird ein niedrig schmelzendes Metall mit einem passenden Metallpartner mit höherer Schmelztemperatur in Kontakt gebracht und aufgeschmolzen. An den Grenzflächen treten Diffusionsprozesse auf und es bildet sich eine intermetallische Phase. Abhängig von der verwendeten Materialkombination können Kontakte erzeugt werden, die Temperaturen von 400 °C bis 600 °C standhalten.

Für die 3D-Integration wird am Fraunhofer IMS das Flip-Chip-Verfahren verwendet. Zur Montage wird der Chip mit der aktiven Fläche nach unten auf den Wafer gelötet. Die zu verarbeitende Chipgröße kann wenige mm betragen oder sogar im µm-Bereich liegen. Die Kontaktierung wird über Mikrobumps hergestellt, die hochpräzise (Präzisionsgenauigkeit < 5 µm) aufeinander ausgerichtet werden. Die Bumpgröße reicht von wenigen µm bis 100 µm. Zur Herstellung der Mikrobumps bietet das Fraunhofer IMS eine galvanische Abscheidung von folgenden Materialien an:

  • • Kupfer (Cu)
  • • Zinn (Sn)
  • • Gold (Au)
  • • Nickel (Ni)

Aus langjähriger Prozesserfahrung hat sich am Fraunhofer IMS das CuSn- und Ni/Au/Sn-SLID-Bondverfahren etabliert. Die hergestellten CuSn- bzw. Ni/Au/Sn-Bumpkontakte sind bei Temperaturen bis 675 °C bzw. 522 °C stabil und halten über 1000 Temperaturzyklen (-55 °C bis 150 °C) stand.

Mit dem Wafer-zu-Wafer- und Chip-zu-Wafer-Bonding stehen zwei leistungsfähige und etablierte Prozesse zur 3D-Integration am Fraunhofer IMS zur Verfügung.

Das könnte Sie auch interessieren

Kundenspezifische CMOS-Prozesse

Entwicklung von einzelnen Teilschritt bis zum vollständigen kundenspezifischen CMOS-Prozess

Atomic Layer Deposition (ALD)

Modernster ALD-Prozesse für die innovative Sensorik.

Backside Illumination Sensor (BSI-Sensor)

Herstellung von rückseitig beleuchteten Bildsensoren im CMOS- und MST-Reinraum

MEMS-Technologien

Niedertemperatur Prozesse zur post-CMOS Integration von MEMS Sensoren oder Aktuatoren

Hochtemperatur Elektronik

Am Fraunhofer IMS werden integrierte Schaltungen, Sensoren und Aktoren in einer 0,35 µm SOI-CMOS Hochtemperatur-Technologie entwickelt und im eigenen Reinraum gefertigt.

Übersichtsseiten

Devices and Technologies (Home)

Das Fraunhofer IMS bietet optimale Voraussetzung zur Entwicklung von innovativen mikroelektronischen und mikromechanischen Komponenten und Systemen.

Anwendungen

Übersicht über typische Entwicklungsprojekte im Bereich Devices and Technologies

Technologien

Kundenspezifische CMOS-Prozesse, Hochtemperatur-ICs, MEMS and Post-CMOS processing, Atomic Layer Deposition (ALD), 3D-Integration

Leistungen

Unsere Angebote für kundenorientierte Lösungen - von der Beratung über die Prozessentwicklung bis hin zur Serienproduktion

Download